在過去的十年中,臺積電的運作節奏相當穩定。該公司于2019年3月開始生產其最新節點5納米的風險產品。只要COVID-19不會中斷運營,預計5納米將在第二季度(可能在4月或5月)左右逐漸增加。本文從包括Arm Techcon 2019、第65IEEE IEDM會議和ISSCC 2020在內的許多地方獲取其信息。但讓我們也有些失望的是,盡管該論文具有重要意義,但臺積電的IEDM論文缺乏實質性內容,這并不符合我們對IEDM會議質量的期望。
 
臺積電尚未透露N5節點的確切設備尺寸,因此我們將堅持自己的估計。我們目前的估計仍然是48 nm的多晶硅節距(poly pitch)和30 nm的金屬節距(metal pitch)。這些尺寸得出的器件密度估計為171.3 MTr /mm2。而根據臺積電在IEDM上的報告,5nm的密度比該公司自己的N7節點提高了1.84倍,但根據我們的估算,這個數字為1.87倍,兩者相當接近。自臺積電(TSMC)逐步擴展其7納米節點以來,正好在4月份就標志著這一增長。令人印象深刻的是,這距離該公司在16nm推出其首款FinFET器件還不到5年。從N16N5,臺積電目前正以摩爾定律2x / 2年的速度推出生產節點,這實際上快于歷史趨勢線。
 

IEDM論文的其中一張圖中,TSMC展示了圖案化EUV的保真度(patterning fidelity)。很難說我們能在多大程度上依靠他們在IEDM的介紹,但是如果我們假設此處的最小金屬間距約為30 nm,則單元高度約為?6T(與N7相同),這是可行的達到約180 nmcell高度,高密度的cell很可能是2 + 2 yielding 8 Fin Cell,但是如果COAG表示單鰭隔離,則N5可能是7Fin的高度。換句話說,鰭間距(fin pitch)可能為25-26 nm。臺積電確實提到有一個使用3 FinHPC Cell。如果我們假設25 nm FP,則HPC Cell的高度為225 nm7.5T(也與N7相同)。
 

以下是我們根據現有數據得出的當前假設。
 

PPA


總體而言,臺積電N5是一種高密度,高性能FinFET工藝,專為移動SoCHPC應用而設計。Fab 18在臺灣南部科學園區的公司新的12英寸GigaFab工廠中,Fab廣泛使用了EUV工藝。臺積電表示,其5納米工藝比其7納米節點的密度高1.84倍。臺積電還優化了模擬器件,實現了大約1.2倍的擴展。在IEDM上,Geoffrey Yeap報告說,對于由60%邏輯,30SRAM10%模擬/ IO組成的典型移動SoC,他們預計將采用5 nm技術,能夠將die的尺寸減少35%到40%。
 

從設備功率和性能的角度來看,TSMC表示,在等功率情況下,設備的速度提高了15%,或者在相同速度下,其功耗降低了30%。這些數字與先前報告的一致。
 

N7隨附的超LVTuLVT)之外,還有一個新的極限LVTeLVT),這可以將速度提高15%到25%。此外,與標準N5 Cell相比,我們上面提到的HP Cell變體可以以密度代價,將性能再提高10%。
 

EUV


臺積電強調在此過程中廣泛使用EUV。值得指出的是,這實際上是臺積電第一個基于“主要” EUV的節點。臺積電N7N7P節點是基于DUV的。臺積電的第一個生產EUV流程是N7 +,但該節點實際上是一個孤立節點,與先前的節點不兼容,除了返回該節點之外,沒有明確的遷移路徑。另一方面,對于大多數客戶而言,N5被設計為從N7遷移的主要途徑。臺積電表示,在切割,接觸,過孔和金屬線步驟中,使用了10層以上的EUV層來替代至少4倍的浸沒層。這是將其基于EUVN5節點與利用多重模式的假設N5節點進行比較得出的結果。
 
臺積電在IEDM上展示了一張圖表,報告說,與以前的工藝相比,N5首次使用更少的掩模。與基線的1N16相比,測量出圖中條形的高度,N10使用的mask增加了1.31倍,N7使用的mask增加了1.45倍,而N5使用的mask增加了1.35倍。如果N5是基于多圖案DUV的工藝,則掩模數量將激增至1.91倍。換句話說,在使用約60個掩模的14 / 16nm時,10 nm約需要78個掩模,7 nm約需要87個掩模,而5 nm則返回到81個掩模。如果沒有EUV,則在5nm的時候需要115個掩模。他們沒有給出與N7 +的比較,但我們估計它與10 nm的掩模數量相當。
 

HMC


為了改善驅動電流,臺積電為其5納米FinFET器件引入了高遷移率通道(HMC)。臺積電(TSMC)盡一切努力避免詳細說明該通道的實際屬性(每個相關的問題都被重言式所使用:“那些知道,知道”的人)。但試圖隱藏這樣的通用信息是徒勞的,我們希望TechInsights在產品開始發貨后的幾個月內發布該信息。我們相信臺積電正在為pMOS器件采用SiGe通道。據我們所知,這大約由37%的Ge組成。臺積電表示,與同等的Si finFET相比,HMC的性能提高了18%。下面顯示了全應變HMC晶格的TEM
 

微縮助推器


臺積電表示,它已在其N5工藝中加入了許多定標助推器。有趣的是,臺積電稱它們為“智能超擴展功能”(smart hyper scaling features),這是英特爾以前使用的營銷術語。臺積電稱之為“唯一擴散終止”(“unique diffusion termination)的第一個助推器。我們認為,這是指cell邊界處某種形式的單個擴散破壞。此外,TSMC還增加了在有源區(COAG)上降低柵極接觸的能力。而英特爾先前在其10納米節點上引入了這兩項功能,并將其作為“超擴展功能”的一部分。

互連線

 
臺積電(TSMC)表示,盡管間距趨于嚴峻,但金屬線RC和通孔電阻與N7保持相對相似。臺積電表示,這是通過“使用EUV圖案,創新的按比例縮放的勢壘/襯墊,ESL / ELK電介質和銅reflow來實現的。” 改進意味著互連RC相對于N7不會像N7相對于N16那樣惡化。


SRAM


臺積電公布了兩個6T SRAM變體:一個高性能單元和一個高密度單元。高性能Cell0.025 μm2,而高密度Cell0.021 μm2。在絕對占位面積和它們各自類別中,這兩個單元都是迄今為止最密集的SRAM單元。換句話說,即使是高性能SRAM單元,其密度也比迄今為止報道的所有其他正在生產的SRAM cell都要高。
 

以前,我們假設輔助電路的占比約為30%,這估計約有32 Mib /mm2的緩存。與N724.7 Mib /mm2相比,增加了30%。在ISSCC 2020上,臺積電展示了帶有135 Mib HD SRAM和附加IP的測試裝置。他們報告的HD Cell密度確實與我們的估計相符。顯示了HD SRAM陣列的Shmoo圖,其中將其用作高性能L1高速緩存。他們能夠在0.85 V的電壓下達到4.1 GHz。仔細觀察該圖可以發現,如果將電壓提高至0.9 V,則可以超過4.2 GHz
 

最后的思考


在最近的兩個節點中,TSMC的執行非常出色。自從其16 nm節點以來,每個過程節點的擴展速度都比其前身更快。N7是該公司最快的斜坡節點,有史以來最快的缺陷密度降低。臺積電表示,它希望其N5節點的速度更快。5納米工藝于20193月進入風險生產。該工藝有望在今年第二季度(可能在4月或5月)加速進行。如果增加速度,這將是晶體管密度和SRAM密度方面最密集的節點——超越三星和英特爾。三星5納米僅比其7納米稍密集,與臺積電的5納米相比沒有競爭力。三星的下一個飛躍是其3納米節點。英特爾很可能會憑借其7納米節點獲得密度領先優勢,但是,該節點要到明年下半年才會推出-落后1.5年。
 
臺積電(TSMC)5納米節點將在Fab 18上投入生產,新的12英寸EUV GigaFab將分三期建設。第一階段于2018年初完成,這是5納米工藝的開始。第二階段在稍晚些時候開始,預計也將在2020年投入量產。第三階段的最后階段于2019年開始,計劃于2021年投入量產。Fab18還將成為其3納米工藝的未來工廠,該工藝計劃于2022年進行。
 
除了制程技術本身,臺積電還在封裝方面開展工作。CoWoS是公司當前的主要2.5D技術。臺積電最近宣布推出2倍標線(reticleCoWoS,其HBM帶寬高達2.7 TB / s,特別針對5納米節點進行了優化。將來,它將擴展到3x光罩和最多8HBM堆棧。臺積電還宣布了SoIC封裝,這是該公司的3D堆疊封裝技術。


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